PCB такта ясау - эшләнгән схематиканы чын PCB тактага әйләндерү икәнен без барыбыз да беләбез.Зинһар, бу процесска бәя бирмәгез.Принципта мөмкин булган, ләкин проектта ирешү кыен булган бик күп әйберләр бар, яисә башкалар кайбер кешеләр кәефенә ирешә алмаган әйберләргә ирешә ала.
Микроэлектроника өлкәсендәге ике зур кыенлык - югары ешлыклы сигналларны һәм зәгыйфь сигналларны эшкәртү.Бу яктан PCB җитештерү дәрәҗәсе аеруча мөһим.Бер үк принцип дизайны, бер үк компонентлар, PCB җитештергән төрле кешеләр төрле нәтиҗәләргә ирешәчәк, ничек яхшы PCB такта ясарга?
1. Дизайн максатларыгыз турында ачыклагыз
Дизайн биремен алганнан соң, беренче эш - аның проект максатларын ачыклау, алар гади PCB такта, югары ешлыктагы PCB такта, кечкенә сигнал эшкәртү PCB такта яки югары ешлыклы һәм кечкенә сигнал эшкәртү PCB такта.Әгәр дә ул гади PCB такта булса, макеты акыллы һәм чиста булса, механик зурлык төгәл, мәсәлән, урта йөк сызыгы һәм озын сызык, эшкәртү, йөкне киметү, озын сызык өчен билгеле чаралар кулланырга кирәк. саклагычны ныгыту, төп юнәлеш - озын сызыкны чагылдыру.Тактада 40МГцдан артык сигнал линиясе булганда, бу сигнал линияләре өчен махсус уйланырга кирәк, мәсәлән, линияләр арасындагы сөйләшү һәм башка сораулар.Әгәр дә ешлык югарырак булса, чыбык озынлыгына тагын да катгый чик куелачак.Бәйләнгән параметрларның челтәр теориясе буенча, югары тизлекле схема һәм аның чыбыклары арасындагы үзара бәйләнеш хәлиткеч фактор, аны система дизайнында игътибарсыз калдырырга ярамый.Капка тапшыру тизлегенең артуы белән, сигнал сызыгында оппозиция тиешенчә артачак, һәм күрше сигнал линияләре арасындагы кроссток туры пропорциядә артачак.Гадәттә, югары тизлекле схемаларның энергия куллануы һәм җылылык таралуы да зур, шуңа күрә югары тизлекле PCBга җитәрлек игътибар бирелергә тиеш.
Тактада милливольт дәрәҗәсенең зәгыйфь сигналы яки хәтта микровольт дәрәҗәсе булганда, бу сигнал линияләренә махсус игътибар кирәк.Кечкенә сигналлар бик зәгыйфь һәм башка көчле сигналларның комачаулавына бик җиңел.Саклау чаралары еш кирәк, югыйсә сигнал-шу коэффициенты бик кимиячәк.Файдалы сигналлар шау-шу белән батып, эффектив чыгарып булмый.
Директорлар советын эшләтеп җибәрү шулай ук проектлау этабында, сынау ноктасының физик урнашуында, сынау ноктасының изоляциясендә һәм башка факторларда да каралырга тиеш түгел, чөнки кайбер кечкенә сигналлар һәм югары ешлыклы сигналлар турыдан-туры кушылмый. үлчәү өчен зонд.
Моннан тыш, кайбер башка факторлар да каралырга тиеш, мәсәлән, такта катламнары саны, кулланылган компонентларның төрү формасы, такта механик көче һ.б. PCB такта эшләгәнче, дизайн дизайны ясау өчен. максат.
2. Кулланылган компонентларның функцияләренең макетын һәм чыбык таләпләрен белү
Белгәнебезчә, кайбер махсус компонентларның урнашу һәм чыбыкларда махсус таләпләре бар, мәсәлән, LOTI һәм APH кулланган аналог сигнал көчәйткеч.Аналог сигнал көчәйткеч тотрыклы электр белән тәэмин итүне һәм вак-төякне таләп итә.Аналог кечкенә сигнал өлеше көч җайланмасыннан мөмкин кадәр ерак булырга тиеш.OTI тактада кечкенә сигнал көчәйтү өлеше шулай ук адашкан электромагнит комачаулавын саклау өчен калкан белән махсус җиһазландырылган.NTOI тактада кулланылган GLINK чипы ECL процессын куллана, энергия куллану зур һәм җылылык көчле.Heatылылык тарату проблемасы макетта каралырга тиеш.Әгәр дә табигый җылылык тарату кулланылса, GLINK чипы һава әйләнеше шома урында урнаштырылырга тиеш, һәм чыгарылган җылылык башка чипларга зур йогынты ясый алмый.Такта мөгез яки башка югары көчле җайланмалар белән җиһазландырылган булса, электр белән тәэмин итүгә җитди пычрану китерергә мөмкин, бу пункт шулай ук җитәрлек игътибар бирергә тиеш.
3.Компонент макеты турында уйлау
Компонентлар макетында карала торган беренче факторларның берсе - электр җитештерүчәнлеге.Компонентларны мөмкин кадәр тыгыз бәйләгез.Бигрәк тә кайбер югары тизлекле линияләр өчен макет аны мөмкин кадәр кыска итәргә тиеш, һәм электр сигналы һәм кечкенә сигнал җайланмалары аерылырга тиеш.Схема эше белән очрашу шартларында, компонентлар матур итеп урнаштырылырга, матур һәм сынау җиңел булырга тиеш.Такта механик зурлыгы һәм розетка урнашуы да җитди каралырга тиеш.
Highгары тизлектәге системада җирнең һәм үзара бәйләнешнең тоткарлану вакыты шулай ук система дизайнында карала торган беренче фактор.Сигнал линиясендә тапшыру вакыты системаның гомуми тизлегенә зур йогынты ясый, аеруча югары тизлекле ECL схемасы өчен.Интеграль схема блокының үзе югары тизлеккә ия булса да, система тизлеге аскы тәлинкәдә уртак үзара бәйләнеш китергән тоткарлык вакытының артуы аркасында зурайырга мөмкин (30см сызык озынлыгына якынча 2нс тоткарлык).Смена реестры кебек, синхронизация счетчикы, бу төр синхронизация эш өлеше иң яхшы плагин тактага урнаштырылган, чөнки сәгать сигналының төрле плагин такталарына тапшыру вакыты тигез түгел, смена реестрын җитештерергә мөмкин. төп хата, тактага урнаштырып булмаса, синхронизациядә төп урын, гомуми сәгать чыганагыннан сәгать сызыгы плагинына кадәр тигез булырга тиеш.
4. Челтәр өчен уйланулар
OTNI һәм йолдыз җепселле челтәр дизайны тәмамлангач, киләчәктә эшләнәчәк югары тизлекле сигнал линияләре булган 100МГц + такталар булачак.
