हाय-स्पीड पीसीबी डिझाइनच्या शिकण्याच्या प्रक्रियेत, क्रॉसस्टॉक ही एक महत्त्वाची संकल्पना आहे ज्यामध्ये प्रभुत्व मिळवणे आवश्यक आहे. इलेक्ट्रोमॅग्नेटिक हस्तक्षेपाच्या प्रसाराचा हा मुख्य मार्ग आहे. असिंक्रोनस सिग्नल लाईन्स, कंट्रोल लाइन आणि I\O पोर्ट रूट केले जातात. क्रॉसस्टॉकमुळे सर्किट्स किंवा घटकांचे असामान्य कार्य होऊ शकते.

क्रॉसस्टॉक

जेव्हा सिग्नल ट्रान्समिशन लाइनवर प्रसारित होतो तेव्हा इलेक्ट्रोमॅग्नेटिक कपलिंगमुळे जवळच्या ट्रान्समिशन लाईन्सच्या अवांछित व्होल्टेज आवाज हस्तक्षेपाचा संदर्भ देते. हा हस्तक्षेप ट्रान्समिशन लाइन्समधील म्युच्युअल इंडक्टन्स आणि म्युच्युअल कॅपेसिटन्समुळे होतो. पीसीबी लेयरचे पॅरामीटर्स, सिग्नल लाइन स्पेसिंग, ड्रायव्हिंग एंड आणि रिसीव्हिंग एंडची इलेक्ट्रिकल वैशिष्ट्ये आणि लाइन टर्मिनेशन पद्धत या सर्वांचा क्रॉसस्टॉकवर निश्चित प्रभाव पडतो.

क्रॉसस्टॉकवर मात करण्यासाठी मुख्य उपाय आहेत:

समांतर वायरिंगचे अंतर वाढवा आणि 3W नियमाचे पालन करा;

समांतर तारांच्या दरम्यान एक ग्राउंड अलगाव वायर घाला;

वायरिंग लेयर आणि ग्राउंड प्लेनमधील अंतर कमी करा.

ओळींमधील क्रॉसस्टॉक कमी करण्यासाठी, ओळीतील अंतर पुरेसे मोठे असावे. जेव्हा रेषेच्या मध्यभागी अंतर रेषेच्या रुंदीच्या 3 पट पेक्षा कमी नसते, तेव्हा 70% विद्युत क्षेत्र परस्पर हस्तक्षेपाशिवाय ठेवता येते, ज्याला 3W नियम म्हणतात. जर तुम्हाला एकमेकांमध्ये हस्तक्षेप न करता 98% विद्युत क्षेत्र मिळवायचे असेल तर तुम्ही 10W अंतर वापरू शकता.

टीप: वास्तविक PCB डिझाइनमध्ये, 3W नियम क्रॉसस्टॉक टाळण्याच्या आवश्यकता पूर्ण करू शकत नाही.

PCB मध्ये क्रॉसस्टॉक टाळण्याचे मार्ग

पीसीबीमध्ये क्रॉसस्टॉक टाळण्यासाठी, अभियंते पीसीबी डिझाइन आणि लेआउटच्या पैलूंचा विचार करू शकतात, जसे की:

1. फंक्शननुसार लॉजिक डिव्हाईस सिरीजचे वर्गीकरण करा आणि बसची रचना कडक नियंत्रणात ठेवा.

2. घटकांमधील भौतिक अंतर कमी करा.

3. हाय-स्पीड सिग्नल लाईन्स आणि घटक (जसे की क्रिस्टल ऑसिलेटर) I/() इंटरकनेक्शन इंटरफेस आणि डेटा हस्तक्षेप आणि कपलिंगसाठी संवेदनाक्षम इतर क्षेत्रांपासून दूर असले पाहिजेत.

4. हाय-स्पीड लाइनसाठी योग्य समाप्ती प्रदान करा.

5. एकमेकांना समांतर असलेले लांब-अंतराचे ट्रेस टाळा आणि प्रेरक कपलिंग कमी करण्यासाठी ट्रेसमध्ये पुरेसे अंतर प्रदान करा.

6. लेयर्समधील कॅपेसिटिव्ह कपलिंग टाळण्यासाठी समीप स्तरावरील वायरिंग (मायक्रोस्ट्रिप किंवा स्ट्रिपलाइन) एकमेकांना लंब असावी.

7. सिग्नल आणि ग्राउंड प्लेनमधील अंतर कमी करा.

8. उच्च-आवाज उत्सर्जन स्त्रोतांचे विभाजन आणि पृथक्करण (घड्याळ, I/O, हाय-स्पीड इंटरकनेक्शन), आणि भिन्न सिग्नल वेगवेगळ्या स्तरांमध्ये वितरीत केले जातात.

9. सिग्नल लाईन्समधील अंतर शक्य तितके वाढवा, जे कॅपेसिटिव्ह क्रॉसस्टॉक प्रभावीपणे कमी करू शकते.

10. लीड इंडक्टन्स कमी करा, सर्किटमध्ये खूप उच्च प्रतिबाधा भार आणि खूप कमी प्रतिबाधा भार वापरणे टाळा आणि loQ आणि lokQ दरम्यान ॲनालॉग सर्किटचे लोड प्रतिबाधा स्थिर करण्याचा प्रयत्न करा. कारण उच्च प्रतिबाधा लोडमुळे कॅपॅसिटिव्ह क्रॉसस्टॉक वाढेल, खूप उच्च प्रतिबाधा भार वापरताना, उच्च ऑपरेटिंग व्होल्टेजमुळे, कॅपेसिटिव्ह क्रॉसस्टॉक वाढेल आणि खूप कमी प्रतिबाधा भार वापरताना, मोठ्या ऑपरेटिंग करंटमुळे, प्रेरक क्रॉसस्टॉक वाढेल. वाढ

11. PCB च्या आतील स्तरावर हाय-स्पीड नियतकालिक सिग्नलची व्यवस्था करा.

12. BT प्रमाणपत्र सिग्नलची अखंडता सुनिश्चित करण्यासाठी आणि ओव्हरशूट टाळण्यासाठी प्रतिबाधा जुळणारे तंत्रज्ञान वापरा.

13. लक्षात ठेवा की वेगाने वाढणाऱ्या कडा (tr≤3ns) असलेल्या सिग्नलसाठी, ग्राउंड गुंडाळण्यासारखी अँटी-क्रॉस्टॉक प्रक्रिया करा आणि EFT1B किंवा ESD द्वारे हस्तक्षेप केलेल्या आणि PCB च्या काठावर फिल्टर केलेल्या काही सिग्नल लाइन्सची व्यवस्था करा. .

14. शक्यतो ग्राउंड प्लेन वापरा. ग्राउंड प्लेन वापरणाऱ्या सिग्नल लाइनला ग्राउंड प्लेन न वापरणाऱ्या सिग्नल लाइनच्या तुलनेत 15-20dB ॲटेन्युएशन मिळेल.

15. सिग्नल उच्च-फ्रिक्वेंसी सिग्नल आणि संवेदनशील सिग्नलवर जमिनीवर प्रक्रिया केली जाते आणि दुहेरी पॅनेलमध्ये ग्राउंड तंत्रज्ञानाचा वापर 10-15dB ॲटेन्युएशन प्राप्त करेल.

16. संतुलित तारा, शील्डेड वायर्स किंवा कोएक्सियल वायर्स वापरा.

17. छळवणूक सिग्नल लाईन्स आणि संवेदनशील रेषा फिल्टर करा.

18. लेयर्स आणि वायरिंग वाजवीपणे सेट करा, वायरिंग लेयर आणि वायरिंग स्पेसिंग वाजवीपणे सेट करा, समांतर सिग्नलची लांबी कमी करा, सिग्नल लेयर आणि प्लेन लेयरमधील अंतर कमी करा, सिग्नल लाइन्समधील अंतर वाढवा आणि समांतरची लांबी कमी करा. सिग्नल लाईन्स (महत्त्वपूर्ण लांबीच्या मर्यादेत) , हे उपाय प्रभावीपणे क्रॉसस्टॉक कमी करू शकतात.