Am Verglach mam LDO ass de Circuit vun DC-DC vill méi komplex a laut, an d'Layout an d'Layoutfuerderunge si méi héich. D'Qualitéit vum Layout beaflosst direkt d'Leeschtung vum DC-DC, also ass et ganz wichteg de Layout vun DC-DC ze verstoen

1. Schlecht Layout
●EMI, DC-DC SW Pin wäert méi héich dv / dt hunn, relativ héich dv / dt wäert relativ grouss EMI-Interferenz verursaachen;
●Ground Kaméidi, de Buedem Linn ass net gutt, wäert relativ grouss schalt Kaméidi op de Buedem Drot produzéiere, an dës Kaméidi wäert aner Deeler vun der Circuit Afloss;
●De Spannungsfall gëtt op der Drot generéiert. Wann d'Verdrahtung ze laang ass, gëtt de Spannungsfall op der Verdrahtung generéiert, an d'Effizienz vum ganzen DC-DC gëtt reduzéiert.

2. Allgemeng Prinzipien
●Schalt grouss aktuell Circuit sou kuerz wéi méiglech;
● D'Signal Buedem an den Héichstroum Buedem (Muecht Terrain) sinn getrennt geréckelt an an engem eenzege Punkt um Chip GND ugeschloss

①Kuerz Schaltschleife
De roude LOOP1 an der Figur hei drënner ass déi aktuell Flowrichtung wann den DC-DC High-Side Päif op ass an d'Low-Side Päif aus ass. Gréng LOOP2 ass déi aktuell Stroumrichtung wann d'héich Säit Päif zou ass an d'niddereg Säit Päif opgemaach ass;

Fir déi zwou Schleifen esou kleng wéi méiglech ze maachen a manner Amëschung aféieren, mussen déi folgend Prinzipien gefollegt ginn:

●Induktanz esou no bei SW Pin wéi méiglech;
●Input Kapazitéit sou no bei VIN Pin wéi méiglech;
●Den Terrain vun den Input- an Ausgangskondensatoren sollten no beim PGND Pin sinn.
● Benotzt de Wee fir Kupferdrot ze leeën;

Firwat géift Dir dat maachen?

● Ze fein an ze laang Linn wäert d'Impedanz erhéijen, an e grousse Stroum wäert eng relativ héich Rippelspannung an dëser grousser Impedanz produzéieren;
● Ze fein an ze laang Drot wäert d'parasitesch Induktioun erhéijen, an de Kupplungschalter Kaméidi op der Induktioun wäert d'Stabilitéit vun DC-DC beaflossen an EMI Probleemer verursaachen.
● D'parasitär Kapazitéit an Impedanz erhéijen de Schaltverloscht an den On-Off Verloscht an beaflossen d'Effizienz vun DC-DC

② Een-Punkt Buedem
Eenpunktgronding bezitt sech op den eenzege Punktgrondung tëscht Signalgrond a Kraaftgrond. Et gëtt relativ grouss Schaltgeräischer um Kraaftbuedem, also ass et néideg ze vermeiden datt d'Stéierunge fir sensibel kleng Signaler, wéi FB Feedback Pin, verursaachen.

●High-Current Terrain: L, Cin, Cout, Cboot verbannen mam Netz vum Héichstroum Buedem;
●Niddereg aktuell Buedem: Css, Rfb1, Rfb2 getrennt mat dem Signal Buedemnetz verbonnen;

Déi folgend ass de Layout vun engem Entwécklungsrot vun TI. Rout ass den aktuellen Wee wann den ieweschte Rouer opgemaach ass, a blo ass den aktuelle Wee wann den ënneschten Rouer opgemaach ass. Déi folgend Layout huet déi folgend Virdeeler:

●Den GND vun den Input- an Ausgangskondensatoren ass mat Kupfer verbonnen. Wann Dir Stécker installéiert, sollt de Buedem vun deenen zwee sou wäit wéi méiglech zesummegesat ginn.
●Den aktuelle Wee vun Dc-Dc-Ton an Toff ass ganz kuerz;
●De klenge Signal op der rietser ass Single-Punkt Buedemung, wat wäit ewech vum Afloss vum grousse Stroumschaltergeräischer lénks ass;

3. Beispiller

De Layout vun engem typesche DC-DC BUCK Circuit gëtt ënnendrënner uginn, an déi folgend Punkte ginn an der SPEC uginn:
●Input Kondensatoren, High-Edge MOS-Tubes, an Dioden bilden Schaltschleifen, déi sou kleng a kuerz wéi méiglech sinn;
●Input Kapazitéit esou no wéi méiglech Vin Pin Pin;
●Vergewëssert Iech datt all Feedbackverbindungen kuerz an direkt sinn, an datt Feedbackresistenz a Kompensatiounselementer sou no wéi méiglech um Chip sinn;
●SW ewech vu sensiblen Signaler wéi FB;
●Connect VIN, SW, a besonnesch GND getrennt op eng grouss Kupferfläche fir den Chip ze killen an d'thermesch Leeschtung a laangfristeg Zouverlässegkeet ze verbesseren;

4. Zesummefaassung

De Layout vum DC-DC Circuit ass ganz wichteg, wat direkt d'Aarbechtsstabilitéit an d'Leeschtung vum DC-DC beaflosst. Allgemeng gëtt SPEC vun DC-DC Chip Layout Féierung, déi fir Design bezeechent ginn.