D'Via ass ee vun de wichtege Bestanddeeler vu Multi-Layer PCB, an d'Käschte vun der Buerung sinn normalerweis 30% bis 40% vun de Käschte vum PCB Board. Einfach gesot, all Lach op der PCB kann e Via genannt ginn.
D'Basiskonzept vun der Via:
Aus der Siicht vun der Funktioun kann de Via an zwou Kategorien opgedeelt ginn: eng gëtt als elektresch Verbindung tëscht de Schichten benotzt, an déi aner gëtt als Fixéierung oder Positionéierung vum Apparat benotzt. Wann aus dem Prozess, sinn dës Lächer allgemeng an dräi Kategorien ënnerdeelt, nämlech blann Lächer, begruewe Lächer an duerch Lächer.
Blann Lächer sinn op der ieweschter an ënnen Fläch vun der gedréckter Circuit Verwaltungsrot etabléiert an hunn eng gewëssen Déift fir d'Verbindung vun der Uewerfläch Circuit an der bannen Circuit ënnendrënner, an der Déift vun de Lächer normalerweis net méi wéi e bestëmmte Verhältnis (Ouverture).
D'begruewe Lach bezitt sech op d'Verbindungsloch, déi an der banneschter Schicht vum gedréckte Circuit Board läit, deen net op d'Uewerfläch vum Board verlängert. Déi uewe genannten zwou Zorte vu Lächer sinn an der banneschter Schicht vum Circuit Board, deen duerch den Duerchschnëttsformprozess virum Laminéierung ofgeschloss ass, a verschidde bannescht Schichten kënne während der Bildung vum duerchschnëttleche Lach iwwerlappt ginn.
Déi drëtt Zort gëtt duerch Lächer genannt, déi duerch de ganze Circuit Board passéieren a kënne benotzt ginn fir intern Verbindung ze erreechen oder als Installatiounspositionéierungslächer fir Komponenten. Well dat duerch Lach méi einfach ass am Prozess z'erreechen an d'Käschte méi niddereg sinn, benotzen déi grouss Majoritéit vu gedréckte Circuitboards et, anstatt déi aner zwee duerch Lächer. Déi folgend Lächer, ouni speziell Instruktiounen, ginn als duerch Lächer ugesinn.
Vun engem Design Siicht, ass eng Via haaptsächlech aus zwee Deeler komponéiert, eent ass d'Mëtt vun der Bueraarbechten Lach, an déi aner ass de Schweess Pad Beräich ronderëm d'Bueraarbechten Lach. D'Gréisst vun dësen zwee Deeler bestëmmt d'Gréisst vun via.
Natierlech, am High-Speed-, High-Density PCB-Design, wëllen d'Designer ëmmer d'Lach esou kleng wéi méiglech, sou datt méi Verdrahtungsraum verlooss ka ginn, zousätzlech, wat méi kleng ass d'Via, seng eege parasitär Kapazitéit ass méi kleng, méi gëeegent fir Héich-Vitesse Circuiten.
Wéi och ëmmer, d'Reduktioun vun der Via Gréisst bréngt och eng Erhéijung vun de Käschten, an d'Gréisst vum Lach kann net onbestëmmt reduzéiert ginn, et ass limitéiert duerch Buer- an Elektroplatéierungstechnologie: wat méi kleng d'Lach ass, wat méi laang d'Buer dauert, wat et méi einfach ass ass aus dem Zentrum ofwäichen; Wann d'Tiefe vum Lach méi wéi 6 Mol den Duerchmiesser vum Lach ass, ass et onméiglech fir sécherzestellen datt d'Lachmauer eenheetlech mat Kupfer platéiert ka ginn.
Zum Beispill, wann d'Dicke (duerch Lachdéift) vun engem normale 6-Schicht PCB-Verwaltungsrot 50Mil ass, da kann de Minimum Buerduerchmiesser, deen PCB-Fabrikanten ënner normale Bedéngungen ubidden, nëmmen 8Mil erreechen. Mat der Entwécklung vun Laser Bueraarbechten Technologie kann d'Gréisst vun der Bueraarbechten och méi kleng a méi kleng ginn, an den Duerchmiesser vum Lach ass allgemeng manner wéi oder gläich ze 6Mils, mir sinn microholes genannt.
Mikroholes ginn dacks am HDI (High Density Interconnect Struktur) Design benotzt, a Mikrohole Technologie kann et erlaben datt d'Lach direkt op der Pad gebohrt gëtt, wat d'Performance vum Circuit staark verbessert an de Kabelraum spuert. D'Via erschéngt als Breakpunkt vun der Impedanzdiskontinuitéit op der Iwwerdroungslinn, wat eng Reflexioun vum Signal verursaacht. Allgemeng ass déi gläichwäerteg Impedanz vum Lach ongeféier 12% méi niddereg wéi d'Transmissiounslinn, zum Beispill gëtt d'Impedanz vun enger 50 Ohm Iwwerdroungslinn ëm 6 Ohm reduzéiert wann se duerch d'Lach geet (speziell an d'Gréisst vun der Via, d'Plackdicke ass och verbonnen, net eng absolut Reduktioun).
Wéi och ëmmer, d'Reflexioun verursaacht duerch d'Impedanzdiskontinuitéit via ass tatsächlech ganz kleng, a säi Reflexiounskoeffizient ass nëmmen:
(44-50) / (44 + 50) = 0,06
D'Problemer, déi aus der Via entstinn, si méi konzentréiert op d'Effekter vun der parasitärer Kapazitéit an der Induktioun.
Via's Parasitär Kapazitéit an Induktioun
Et gëtt eng parasitesch Stray Kapazitéit an der Via selwer. Wann den Duerchmiesser vun der Solderresistenzzone op der geluechter Schicht D2 ass, ass den Duerchmiesser vum Lötpad D1, d'Dicke vum PCB Board ass T, an d'Dielektresch Konstant vum Substrat ass ε, d'parasitär Kapazitéit vum Duerchloch ass ongeféier:
C=1.41εTD1/(D2-D1)
Den Haapteffekt vun der parasitärer Kapazitéit op de Circuit ass d'Erhéijungszäit vum Signal ze verlängeren an d'Geschwindegkeet vum Circuit ze reduzéieren.
Zum Beispill, fir e PCB mat enger Dicke vun 50Mil, wann den Duerchmiesser vum Viapad 20Mil ass (den Duerchmiesser vum Buerloch ass 10Mils) an den Duerchmiesser vun der Solderresistenzzone 40Mil ass, da kënne mir d'parasitär Kapazitéit vun ongeféier. de Via mat der uewe genannter Formel:
C=1.41x4.4x0.050x0.020/(0.040-0.020)=0.31pF
De Betrag vun der Opstiegzäitännerung verursaacht duerch dësen Deel vun der Kapazitéit ass ongeféier:
T10-90=2.2C(Z0/2)=2.2x0.31x(50/2)=17.05ps
Et kann aus dëse Wäerter gesi ginn datt och wann d'Utilitéit vun der Opstiegsverzögerung verursaacht duerch d'parasitär Kapazitéit vun enger eenzeger Via net ganz offensichtlech ass, wann de Via e puer Mol an der Linn benotzt gëtt fir tëscht Schichten ze wiesselen, gi verschidde Lächer benotzt, an den Design soll virsiichteg considéréiert ginn. Am eigentleche Design kann d'parasitesch Kapazitéit reduzéiert ginn andeems d'Distanz tëscht dem Lach an dem Kupfergebitt (Anti-Pad) erhéicht gëtt oder den Duerchmiesser vum Pad reduzéiert gëtt.
Am Design vun High-Speed-Digitalkreesser ass de Schued, deen duerch d'parasitär Induktioun verursaacht gëtt, dacks méi grouss wéi den Afloss vun der parasitärer Kapazitéit. Seng parasitär Serie Induktioun wäert de Bäitrag vum Bypass-Kondensator schwächen an d'Filtereffizienz vum ganze Stroumsystem schwächen.
Mir kënnen déi folgend empiresch Formel benotzen fir einfach d'parasitesch Induktioun vun enger Duerchloch Approximatioun ze berechnen:
L=5,08h[ln(4h/d)+1]
Wou L op d'Induktioun vu Via bezitt, ass h d'Längt vum Via, an d ass den Duerchmiesser vum zentrale Lach. Et kann aus der Formel gesi ginn datt den Duerchmiesser vun der Via wéineg Afloss op d'Induktioun huet, während d'Längt vun der Via de gréissten Afloss op d'Induktioun huet. Nach ëmmer mam uewe genannte Beispill benotzt, kann d'Out-of-Loch-Induktioun als berechent ginn:
L=5,08x0,050[ln(4x0,050/0,010)+1]=1,015nH
Wann d'Steigerzäit vum Signal 1ns ass, dann ass seng gläichwäerteg Impedanzgréisst:
XL=πL/T10-90=3.19Ω
Esou impedance kann net an der Presenz vun héich-Frequenz aktuell ignoréiert ginn duerch, virun allem, Note, datt de Contournement capacitor duerch zwee Lächer Passe muss wann d'Muecht Layer an d'Formatioun Verbindung, sou datt d'parasitesch inductance vun der Lach multiplizéiert ginn.
Wéi benotzen ech de Via?
Duerch déi uewe Analyse vun de parasitäre Charakteristiken vum Lach kënne mir gesinn datt am High-Speed-PCB-Design scheinbar einfache Lächer dacks grouss negativ Auswierkunge fir den Design vum Circuit bréngen. Fir déi negativ Auswierkunge vum parasitären Effekt vum Lach ze reduzéieren, kann den Design esou wäit wéi méiglech sinn:
Vun den zwee Aspekter vun Käschten an Signal Qualitéit, wielt eng raisonnabel Gréisst vun der via Gréisst. Wann néideg, kënnt Dir e benotzen verschidde Gréisste vun vias betruecht, wéi fir Energieversuergung oder Buedem Drot Lächer, Dir kënnt e benotzen eng grouss Gréisst betruecht der impedance ze reduzéieren, a fir Signal wiring, Dir kënnt eng méi kleng via benotzen. Natierlech, wéi d'Gréisst vun der Via erofgeet, ginn déi entspriechend Käschten och erop
Déi zwou Formelen uewendriwwer diskutéiert kënne ofgeschloss ginn datt d'Benotzung vun engem méi dënnen PCB Verwaltungsrot förderlech ass fir déi zwee parasitär Parameter vun der Via ze reduzéieren.
D'Signalkabel op der PCB-Verwaltungsrot soll net sou wäit wéi méiglech geännert ginn, dat heescht, probéiert net onnéideg Vias ze benotzen.
Vias mussen an d'Pins vun der Energieversuergung an de Buedem gebuert ginn. Wat méi kuerz de Lead tëscht de Pins an de Vias ass, wat besser. Multiple Lächer kënnen parallel gebuert ginn fir déi gläichwäerteg Induktioun ze reduzéieren.
Plaz e puer Buedem duerch Lächer no bei den duerch-Lächer vum Signalwiessel fir déi nootste Loop fir d'Signal ze bidden. Dir kënnt souguer e puer iwwerschësseg Buedem Lächer op der PCB Verwaltungsrot Plaz.
Fir héich-Vitesse PCB Brieder mat héich Dicht, Dir kënnt mat Mikro-Lächer betruecht.