Vun der PCB Welt, 19. Mäerz 2021

Wann Dir PCB Design mécht, stéisse mir dacks verschidde Problemer, wéi impedance passende, EMI Regelen, etc.. Dësen Artikel huet e puer Froen an Äntwerten Zesummenhang mat héich-Vitesse PCBs fir jiddereen iwwerlieft, an ech hoffen et wäert fir jiddereen hëllefräich sinn.

1. Wéi impedance Matching ze betruecht wann héich-Vitesse PCB Design Schema Design?
Wann Dir Héich-Vitesse PCB Kreesleef designt, ass d'Impedanzmatching ee vun den Designelementer.Den Impedanzwäert huet eng absolut Relatioun mat der Verdrahtungsmethod, wéi zum Beispill Spazéieren op der Uewerflächeschicht (Microstrip) oder banneschten Layer (Stripline / Duebelstreifline), Distanz vun der Referenzschicht (Muechtschicht oder Buedemschicht), Kabelbreet, PCB Material. , etc.. Béid wäert de charakteristesche impedance Wäert vun der Spuer Afloss.

Dat ass ze soen, den Impedanzwäert kann nëmmen no der Drot bestëmmt ginn.Allgemeng kann d'Simulatiounssoftware net e puer diskontinuéierlech Kabelbedéngungen berücksichtegen wéinst der Begrenzung vum Circuitmodell oder dem benotzte mathematesche Algorithmus.Zu dëser Zäit kënnen nëmmen e puer Terminatoren (Terminéierung), wéi Serieresistenz, op der schematesch Diagramm reservéiert ginn.Erliichtert den Effekt vun der Diskontinuitéit an der Spuerimpedanz.Déi richteg Léisung fir de Problem ass ze probéieren Impedanzdiskontinuitéiten beim Drot ze vermeiden.

2. Wann et e puer digital / analog Funktioun Spären an engem PCB Verwaltungsrot sinn, ass déi konventionell Method der digital / analog Terrain ze trennen.Wat ass de Grond?
De Grond fir den digitale / analoge Buedem ze trennen ass well den digitale Circuit Geräischer an der Kraaft an dem Buedem generéiert wann Dir tëscht héijen an niddrege Potenzialer wiesselt.D'Gréisst vum Kaméidi ass mat der Geschwindegkeet vum Signal an der Gréisst vum Stroum verbonnen.

Wann de Buedemplang net opgedeelt ass an de Kaméidi, deen duerch den digitale Gebittkrees generéiert gëtt, grouss ass an d'analog Gebittkreesser ganz no sinn, och wann d'digital-analog Signaler net kräizen, gëtt den analoge Signal nach ëmmer vum Buedem gestéiert. Kaméidi.Dat ass ze soen, déi net opgedeelt digital-zu-analog Method kann nëmme benotzt ginn wann d'analog Circuitberäich wäit vum digitale Circuitberäich ass, dee grousse Kaméidi generéiert.

3. An Héich-Vitesse PCB Design, déi Aspekter soll den Designer considéréiert EMC an EMI Regelen?
Allgemeng muss den EMI / EMC Design souwuel ausstrahlt wéi och duerchgefouert Aspekter zur selwechter Zäit berücksichtegen.Dee fréiere gehéiert zum méi héije Frequenzdeel (> 30MHz) an dee Leschten ass den ënneschten Frequenzdeel (<30MHz).Also kënnt Dir net nëmmen op déi héich Frequenz oppassen an den nidderegen Frequenz Deel ignoréieren.

Eng gutt EMI / EMC Design muss Rechnung huelen de Standuert vun der Apparat, PCB Stack Arrangement, wichteg Verbindung Method, Apparat Auswiel, etc.. am Ufank vum Layout.Wann et keng besser Arrangement virdru gëtt, gëtt et duerno geléist.Et wäert zweemol d'Resultat mat der Halschent vum Effort kréien an d'Käschte erhéijen.

Zum Beispill, d'Plaz vun der Auer Generator soll net esou no bei der externen Connector wéi méiglech sinn.Héichgeschwindeg Signaler solle sou vill wéi méiglech an déi bannescht Schicht goen.Opgepasst op déi charakteristesch Impedanzmatchung an d'Kontinuitéit vun der Referenzschicht fir Reflexiounen ze reduzéieren.D'Schlësselrate vum Signal gedréckt vum Apparat soll sou kleng wéi méiglech sinn fir d'Héicht ze reduzéieren.Frequenz Komponenten, wann decoupling / Bypass capacitors auswielen, oppassen op ob seng Frequenz Äntwert den Ufuerderunge entsprécht Kaméidi op der Muecht Fliger ze reduzéieren.

Zousätzlech, oppassen op de Retour Wee vun der héich-Frequenz Signal aktuell der Loop Beräich esou kleng wéi méiglech ze maachen (dat ass, der Loop Impedanz esou kleng wéi méiglech) Stralung reduzéieren.Den Terrain kann och opgedeelt ginn fir d'Gamme vu Héichfrequenz Kaméidi ze kontrolléieren.Endlech, wielt richteg de Chassis Buedem tëscht dem PCB an der Wunneng.

4. Wann Dir PCB Placke mécht, fir d'Interferenz ze reduzéieren, sollt de Buedemdraht eng zougemaach Zomm Form bilden?
Wann Dir PCB Boards mécht, gëtt d'Schleiffläch allgemeng reduzéiert fir d'Interferenz ze reduzéieren.Wann Dir d'Buedemlinn leet, sollt et net an enger zouener Form geluecht ginn, awer et ass besser et an enger Brancheform ze arrangéieren, an d'Gebitt vum Buedem soll sou vill wéi méiglech erhéicht ginn.

5. Wéi d'Routing Topologie unzepassen fir d'Signalintegritéit ze verbesseren?
Dës Aart vu Netzwierksignalrichtung ass méi komplizéiert, well fir unidirektional, bidirektional Signaler, a Signaler vu verschiddenen Niveauen, sinn d'Topologie-Afloss ënnerschiddlech, an et ass schwéier ze soen wéi eng Topologie fir d'Signalqualitéit gutt ass.A wann Dir Pre-Simulatioun maacht, wéi eng Topologie ze benotzen ass ganz usprochsvoll fir Ingenieuren, erfuerdert Verständnis vu Circuitprinzipien, Signaltypen, a souguer Verdrahtungsschwieregkeeten.

6. Wéi mat der Layout an wiring ze këmmeren fir d'Stabilitéit vun Signaler iwwer 100M ze garantéieren?
De Schlëssel fir High-Speed-Digital-Signalverdrahtung ass den Impakt vun den Iwwerdroungslinnen op d'Signalqualitéit ze reduzéieren.Dofir erfuerdert de Layout vu High-Speed-Signaler iwwer 100M datt d'Signalspuren sou kuerz wéi méiglech sinn.An digitale Circuiten ginn Héichgeschwindegkeetssignaler duerch Signalerhéijungsverzögerungszäit definéiert.

Ausserdeem hu verschidden Aarte vu Signaler (wéi TTL, GTL, LVTTL) verschidde Methoden fir d'Signalqualitéit ze garantéieren.