1: The basis for selecting the width of the printed wire: the minimum width of the printed wire is related to the current flowing through the wire: the line width is too small, the resistance of the printed wire is large, and the voltage drop on the line is large, which affects the performance of the circuit. Lapo latitudine linea est etiam wiring densitas non alta, in tabula area crescit, praeter augendae costs, non conducit ad miniatization. Si vena onus est ratione ut 20a / mm2, cum crassitudine in aere vestimentis ffoyle est 0,5 mm (plerumque totidem) linea in 1-2.54 mm (40-100 Mil) potest obviam in generali mm (40-100 Mil) potest obviam in generali mm) potest obviam in generali mm) potest obviam in generali mm) potest obviam generali mm) potest obviam generali application. In terra filum et potestatem copia in summus potentia apparatu tabula potest esse convenienter augeri secundum virtutem magnitudine. De humili-potentia digital circuits, ut amplio a wiring density, minimum linea latitudine potest saturari per taking 0,254-1.2mm (10-15mil). In eodem circuitu tabula, in potestate funis. Terra filum est densior quam signum filum.

2: Line spacing: When it is 1.5MM (about 60 MIL), the insulation resistance between the lines is greater than 20 M ohms, and the maximum voltage between the lines can reach 300 V. When the line spacing is 1MM (40 MIL), the maximum voltage between the lines is 200V Therefore, on the circuit board of medium and low voltage (the voltage between the lines is not more than 200V), the line spacing is taken as 1.0-1.5 mm (40-60 Mil). In humilis voltage circuits, ut Digital Circuit systems, non est necessarium considerandum de naufragii intentione, quod dum productionem processus sino potest esse valde parvum.

III: PAD: ad I / 8W Resistor, PAD plumbum diameter est 28mil sat est, et ad I / II W, et diameter XXXII Mil, plumbum est relative reducitur, unde in decremento in adhaesionem est relative reducitur, inde in decremento in adhaesio est relative reducitur, et in aereas in adhaesio est relative reducitur, ex aereas in adhaesio est relative, et in metus in decremento in adhaesionem est relative reducitur, inde in decremento in adhaesio est relative reducitur, et in decremento in adhaesio est relative reducitur, unde in decremento in adhaesionem in cinxit. Facile ceciderit plumbum foramen parva et pars collocatione difficile.

IV: Haurite in circuitu terminus: brevissima spatium inter terminum linea et component paxillus pad non minus quam 2mm, (plerumque 5mm est magis rationabile) aliter, quod difficile ad interficiam in materia.

V: Principium Component layout: A: Generalis principium: in PCB consilio, si sunt utrumque digitiones et Analog circuits in circuitu. Tum summus current-current circuits, oportet quod separatim distinguuntur ad minimize coitus inter systems. In eodem genere circuitus components in cuneos et parietibus secundum signum fluxus et munus.

VI: Input Signum Processing unitas, output signum coegi elementum debet esse prope in circuitu tabula parte, ut initus et output signum linea quam brevis quam possibile, ut ad redigendum et initus et output.

VII: pars collocatione directionem: components non solum disposita in duas directiones, horizontalem et verticalem. Alioquin plug-ins non licet.

VIII: elementum spacing. Nam medium densitatem tabulae, spacing inter parvum components ut humilis potentia resistors, capacitors, Diodes et alia discreta components ad ad plug-in et welding processus. Per undam solidatorium, quod pars spacing potest 50-100mil (1.27-2.54mm). Maior, ut 100mil taking, integrated circuitu chip, pars spacing est plerumque 100-150mil.

IX: Cum autem potentiale differentia inter components est magna, et spacing inter components debet esse magna satis ne obit.

X, in IC, in decoupling capacitor sit propinqua potestate copia humum pin chip. Alioquin et filtering effectus erit deterius. In Digital Circuitus, ut ad curare certa operatio of Digital Circuit Systems, IC decoupling capacitors sunt inter potentia copia et humus singulorum digital integrated circuitu chip. Decoupling capacitors plerumque uti Ceramic chip capacitors cum facultatem 0,01 ~ 0,1 UF. Electio autem decoupling capacitor facultatem est plerumque fundatur in reciproca de systematis operating frequency F. Praeterea, in 10uf capacitor et 0.01 UF Ceramic Capacitor et requiritur inter virtutem aciem et terram ad ostium in circuitu potentiae et in terra in introitu et in circuitu potentiae et in terra ad ostium in circuitu potentiae et in terra in ostium in circuitu potentia et in terra ad ostium in circuitu acies et in terra in ostium in circuitu potentiae et in terra ad ostium in circuitu potentia et in terra in circuitu et in circuitu et in terram potestatem copia.

XI: De hora manibus circuitu component sit ut proxima quam maxime ad horologium signum pin una chip microomputer chip ad redigendum nexu longitudinem horologium circuitu. Et optime non currere filum infra.