In via est unus de magna components of multi-layer PCB, et sumptus de EXERCITATIO plerumque rationes ad XXX% ad XL% of sumptus PCB tabula. Tantum posuit, omnis foraminis in PCB potest vocari via.
In basic conceptum ex Via:
Ex parte function, in via potest dividitur in duas genera: Una est usus ut electrica nexu inter laminis, et alia adhibetur sicut fixing vel positioning de fabrica. Si ex processu, hi foramina sunt plerumque in tres genera, nimirum caecus foramina, buried foramina per foramina.
Caecus foramina sunt sita in summo et deorsum superficiebus de typis circuitu tabula et quaedam profundum ad nexum de superficies circuitu et interiore circuitu, et profundum foraminibus plerumque non excedat quandam (apertura).
Et buried foraminis refers to nexu foraminis sita in interiore iacuit de typis circuitu tabula, quae non extend ad superficiem in tabula. Duplex enim duo pertusum sita in interiore iacuit de circuitu tabula, quae per foramen CUMATIUM processus ante luceant et plures interius layers ut overlapped per formationem per foraminis.
Tertium generis per foramina, quae per totam circuitu tabula et potest ad consequi internum interconentection vel installation positioning foramina pro components. Quia per foraminis facilius ad consequi in processus et sumptus est inferior, ingens major typis circuitu tabulas uti, quam alia duo per foramina. Sequuntur foramina, sine speciali instructiones, sunt considerari sicut per foramina.
Ex designa punctum, via est maxime composito ex duabus partibus, unum est medium terebri foraminis, et alterum est ad welding codex area circa eundem foraminis. Magnitudinem harum duas partes determinat magnitudinem via.
Plane, in summus celeritate, summus densitas PCB consilio, in designers semper volo foramen ut parvum quam fieri potest, ut magis wiring spatium potest relinqui, in minore, ut per viam, in proprio parasitica capitulus est minor, magis idoneam ad summus celeritatem in circuit.
Tamen, reductionem viarum per mole etiam producit de incremento in costs, et magnitudinem foraminis non potest reduci in infinitum, quod sit limited per EX EXERCITATIO et electroplating technology, quod sit limited per EXERCITATIO technology, quod est ad declinare a centro; Cum profundum foraminis plus VI temporibus diametrum foraminis, quod est impossibile ut foraminis murum potest uniformiter patuit aeris.
Exempli gratia, si crassitudo (per foraminis profundum) de normalis VI-layer PCB tabula is 50mil, deinde minimum diam diameter quod PCB manufacturers potest sub normalis condiciones potest solum pervenire potest sub normalis condiciones potest solum pervenire potest sub normalis condiciones potest solum pervenire potest sub normalis condiciones potest solum pervenire potest sub normalis condiciones potest solum pervenire potest sub normalis condiciones non solum pervenire 8mil. Cum progressionem laser EXERCITATIO technology, magnitudinem exercituum potest etiam minor et minor, et diameter foraminis plerumque minus quam vel aequalis 6mils, dicuntur microoles.
Microholes sunt saepe in HDI (altum density Interconnect structuram) consilio et microhole technology potest patitur foraminis directe expositos in codex, quae magna amplio spatii perficientur et salvet in wiring spatium. Via apparet ut breakpoint impeditance discontinuitatem in transmissione linea, causando reflexionem signi. Generaliter, in equivalent impeditance de foraminis de XII% inferior quam transmissione linea, exempli gratia, impeditance de L ohms transmissione linea erit reduci per VI Ohms cum transit per foramine (specie et magnitudinem et inaperiat, et non est in magnitudine reductionem in plate (specifically et magnitudinem non reduction).
Tamen, quod cogitatio causatur a impedientia discontinuitatem via est actu valde parvum, et reflexio coefficiens tantum:
(44-50) / (L) 0.06
Et problems ex via sunt magis conuenerunt in effectis parasitica capacitance et inductance.
Via scriptor parasitica capacitance et inductance
Est parasitariis eripiunt capacitance in via se. Si diameter de solidarum resistentia zona in posita iacuit est D2, diametrum solideris codex est D1, in crassitudine PCB tabula est T et Dielectric constans substantiæ est ε, in parasitica capaces constans est circiter:
C = 1.41εtd1 / (D2-D1)
Pelagus effectus parasitica capacitance in circuitu est ad prolongare surgens tempus signi et reducere celeritas circuitus.
For example, for a PCB with a thickness of 50Mil, if the diameter of the via pad is 20Mil (the diameter of the drilling hole is 10Mils) and the diameter of the solder resistance zone is 40Mil, then we can approximate the parasitic capacitance of the via by the above formula:
C = 1.41x4.4x0.050x0.020 / (0.040-0.020) = 0,31pf
Moles ortum temporis mutatio per hanc partem capacitance est dure:
T10-90 = 2.2C (Z0 / II) = 2.2X0.31X (50/2) = 17.05ps
Ex his values quamquam utilitatem ortum mora per parasitica capacitatione una via non manifestum, si via adhibetur pluries in linea ad switch inter stratis, plures foramina solebat et consilio debet esse diligenter. In ipsa consilio, in parasitica capaciturance potest reduci per longinquo inter foraminis et aeris area (anti-codex) vel reducing diametrum pad.
In Design summus celeritate digital circuits, nocere fecit per parasitica inductance est saepe maius quam influentiam parasitica capaciturance. Eius parasitariis serie inductance erit infirmare conlationem bypass capacitor et infirmat filtering efficaciam totius potentia ratio.
Nos can utor hoc empirica formula simpliciter calculari parasitica inductance de per-foraminis approximation:
L = 5.08h [LN (4h / d) I]
Ubi l de inductance de via, h sit longitudo via, et d diameter centralis foraminis. Potest ex forma, ut diameter via habet parum influentiam in inductance, dum per vim habet maximum influentiam in inductance. Adhuc usura super exemplum, et ex-of-foraminis inductance potest esse ratione:
L = 5.08x0.050 [LN (4x0.050 / 0.010) I] = 1.015nh
Si ortum tempus signi est 1ns, tunc eius equivalent impedire magnitudine;
XL = Πl / T10-90 = 3.19Ω
Tales impedire non potest neglecta coram summus frequency current per, maxime, note quod bypass capacitor indiget per duo foramina, cum connectens potestatem accumsan et in formatione, ut parasitanti potentiam et in formatione, ut parasitantis potentiam et formationem, ita ut inductione innumerabiles et in formatione, ut parasitanti potentiam et in formationem, ut parasitanti potentiam, et multiplicentur.
Quam utor via?
Per superius analysis de parasitica characteres foraminis, possumus videre, quod in summus celeritate PCB consilio, videtur simplex foramina saepe producat magnum negative effectus ad consilium de circuitu. Ut reducere adversa effectus per parasitariis effectum foraminis, consilio potest esse quantum
Ex duobus aspectibus sumptus et signum qualis, eligere rationabile magnitudinem via magnitudine. Si necessarium, vos can considerans per diversas magnitudinum vias, ut potentia copia vel terram filum foramina, vos can considerans usura maior mole ad redigendum impedimentis, et signa wiring, vos can utor a minor via. Scilicet, ut magnitudinem per decrescit, correspondentes sumptus et quoque crescat
Duae formulas de quibus supra potest concludi quod usum tenuior PCB tabula est conducere ad reducendo duo parasitica parametri via
Et signum wiring in PCB tabulam debet non mutari quantum fieri potest, id est dicere, experiri non uti necesse vias.
Vias debet exposuit in paxillos virtutis copia et terram. Brevius plumbum inter paxillos et vias melius. Plures foramina potest ad redigendum in equivalent in parallela ad redigendum in inductance.
Ponere aliquid per-foramina iuxta per foramina signo mutationem providere proximam loop signo. Vos can quoque ponere aliquam excess terram foramina in PCB tabula.
Nam summus celeritate PCB tabulam altum density, vos can considerans usura Micro-foramina.