01
Basic praecepta de component layout
I. Secundum circuitus modulorum, ut layout et related circuits quod consequi idem munus dicuntur moduli. Components in circuitu moduli debet capere principium prope concentration et Digital Circuit et Analog Circuit separari debet;
2. No components or devices shall be mounted within 1.27mm of non-mounting holes such as positioning holes, standard holes, and 3.5mm (for M2.5) and 4mm (for M3) of 3.5mm (for M2.5) and 4mm (for M3) shall not be allowed to mount components;
III. Vitare Via pertusum sub horizontaliter mounted Resistors, inductors (plug-ins), electrolytic capacitoribus et aliis componentibus vitare brevis, circumdatio vias et component testa post undam solidatoris;
IV. Quod distantia inter extra component et in ore gladii est 5mm;
V. A distantiae inter extra metus et extra adiacentibus interposit pars maior 2mm;
VI. Metallum testa components et metallum partes (tuti boxes, etc) non tangere alias components et non prope typis lineas et pads. Distantia inter 2mm maior. In magnitudine positioning foraminis, fastener institutionem foraminis, ovalis foraminis et alias quadratum foramina in tabula ex extra tabula ore maius 3mm est;
VII. Calefacit elementa non sit in proximo ad fila et calor, sensitive elementa; summus calefactio elementa debet aequaliter distribuitur;
VIII. Power Softket Circa typis tabula quantum possibile, et potentia ostensionem et bus talea terminatio coniungitur debet disposita eadem parte. Praecipue operam solvenda non disponere potestatem bases et alias welding connexis inter iungo facilitate welding harum bases et connexiones, tum consilio et colligationem-sursum potentiae funem. Ordinatio spacing virtutis bases et welding connectors debet considerari faciliorem et plugging et unplugging potestatem plugs;
IX. Ordinatio aliis components:
Omnes IC components sunt aligned hinc et verticitatem de Suspendisse components clare notatum est. Et verticitatem eiusdem typis tabula non potest alibi in plus duo directiones. Duo partis apparent duae partes perpendicularis invicem
X. De wiring super tabula superficiem esse densa et densa. Dum densitas differentia est magna, impleri reticulum aeris ffoyle et eget maior quam 8mil (vel 0.2mm);
XI. Nemo per foramina in SMD pads vitare damnum solidatur crustulum causam falsum soldatori components. MAGNUS Signum lineas non licet inter arca paxillos;
XII. In lacus aligned hinc, character directionem idem et packaging directionem est;
XIII. Quantum fieri potest, polarized consistent cum verticitatem pretium directionem in eadem tabula.

Component Wiring Rules

I. Ducere in wiring area intra 1mm ex ore de PCB tabula et intra 1mm circa adscensorium foramen, wiring prohibetur;
II. Potestas linea sit latum quam fieri non minus 18mil; Signum linea latitudine non minus 12mil; CPU input et output lineas non minus 10mil (vel 8mil); linea spacing non minus 10mil;
III. Quod normalis via non minus quam 30mil;
IV. Dual in-linea: 60mil pad, 40mil apertura;
I / 4W resistentia: 55mil * 55mil (DCCDV superficiem monte); Cum in linea PAD est 62mil et apertura 42mil;
Infinitus Capacitance: 55mil * LI (DCCDV superficiem monte); Cum in-linea, PAD est 50Mil et aperturae 28mil;
V. Nota quod potestas linea et in terra linea sit sicut radiale fieri potest et signum lineam non est Looped.

03
Quam ut amplio anti-intercessiones facultatem et electromagnetic compatibility?
Quam ut amplio anti-intercessiones facultatem et electro compatibility cum developing electronic products cum processors?

I. Sequenti systems debet reddere specialem operam ad anti-electro intercessiones:
(I) A ratio ubi microcontroller horologium frequency est maxime princeps et bus cursus est maxime ieiunium.
(II) System habet summus potentia, summus current coegi circuits, ut scintilla, producendo relationes, summus current-virgas, etc.
(III) A ratio quibus infirmi Analog signum circuitu et summus praecisione a / D conversionem circuitu.

II. Tolle in sequentibus mensuras ad augendam anti-electro intercessiones facultatem systematis:
(I) Elige a microcontroller cum humilis frequency:
Eligendo microcontroller cum humili externa horologium frequency potest efficaciter reducere sonitus et amplio systema scriptor anti-intercessiones facultatem. Nam quadratum fluctus et sineum eiusdem frequency, altum frequency components in quadratum undam multo magis quam in Sine unda. Licet amplitudine summus frequency pars quadratum fluctus minor fundamental unda altior frequentiam facilius est emittere quasi sonitus fonte. Maximum summus frequency sonitus generatur per Microcontroller est de III temporibus horologium frequency.

(II) reducere in signum Transmissus
Microcontrollers sunt maxime fabricari per summus celeritas CMOS technology. Static initus current de signo initus terminatio est de 1ma, initus capacitance est de 10PF et initus impedimento satis altum. In output terminum de summus celeritas CMOS circuitus habet aliquantum onus capacitatem, id est a relative magna output valorem. In longa filum ducit ad input terminum cum satis altum input impedimentis, reflexionem problema est valde gravis, quod erit causa signum distortionem et augmentum ratio sonitus. Cum TPD> tr, fit transmissio linea problema et problems ut signo reflexionem et impedientia matching considerari.

Moram tempus signum in typis tabula est ad proprium impedimentum plumbum, quae est ad Dielectric constans ex typis circuitu tabula materia. Potest esse dure considerari quod ad transmissionem celeritate signum in typis tabula ducit est de 1/3 ad 1/2 celeritas lucis. Et TR (vexillum mora tempus) de communiter solebat logica phone components in system composito ex microcontroller est inter III et XVIII ns.

In typis circuitu tabula, signo per 7w resistor et 25cm longa plumbum et mora tempore linea dure inter IV 20ns. In aliis verbis breviori signo ducunt in excudatam circuitu, magis et longissimum non excedant 25cm. Et numerus vias sit ut parvum fieri potius quam duo.
Cum signo surgens tempus est citius quam mora tempus, oportet procedendum secundum ieiunium electronics. Tum impedimentum matching transmissionis linea considerari. Nam signum transitum inter integrated caudices in typis circuitu tabula, in situ de TD> TRD ut vitandum. Et maior in typis circuitu tabula, quod citius ratio celeritas non esse.
Utere sequens conclusiones Summatim a regula of typis circuitu tabula consilium:
Signum traducitur in typis tabulam, et mora tempus non esse maior quam nomina mora tempore fabrica usus.

(III) reducere crucem * intercessiones inter signa lineas:
A gradum signum cum surge tempore Tr in puncto A est traducitur ad terminale b per plumbum AB. Moram tempus signum AB recta TD. In puncto D, ex parte transmissionem signi a puncto a, signum reflexionem post punctum B et mora AB linea, paginam pulsum signum cum latitudine Tr erit adductus post TD tempore. In puncto C, debitum ad transmissionem et reflexionem signi in AB, a positivum pulsum signum cum latitudine bis mora tempore signi in AB versus, id est 2td, inducitur. Hoc crucem-intercessiones inter annuit. Intensionem de intercessione signi ad di / ad signum punctum C et distantia inter lineas. Dum duo signa lineas non diu, quod vides in AB, in actu superpositionem duo pulsus.

Et Micro-imperium factum a CMOS technology habet princeps input impedire, princeps strepitus et excelsum sonitus tolerantia. In Digital Circuit est superimposed cum C 200mv sonitus et non afficit ejus operationem. Si AB linea in figura est Analog signum, hic intercessiones fiat intolerabilis. Exempli gratia, in typis circuitu tabula est quattuor-iacuit tabula, una est magna-area terram, aut duplex postesque tabulam, et cum vicissim latere signo linea est magna-area terram, crucem * intercessiones inter tales in terra, crucem * intercessiones inter tales in terra et crucem, inter se tales et reduci crucem. Causa est magna area reduces propria impedientia signo lineae et reflexionem signo D finis valde reducitur. Proprium impedimentum reciproce proportionalis quadratum dielectricis constans mediante a signo linea in terram et proportionalem naturalem Logarithmum crassitatis medium. Si AB linea Analog signum, vitare intercessiones digital circa signum CD ad AB, ibi esset magna in AB rectam et spatium AB ad CD AB rectam II ad III temporibus distantia AB rectam et terram III temporibus inter AB rectam et in III temporibus inter AB rectam et in III temporibus inter AB rectam et in III intervallo AB rectae AB ​​II ad III temporibus AB rectam esse AB II ad III temporibus inter AB rectam et in III temporibus AB ad IV. Potest partially protulit et fila sunt posita sinistrum dextro lateribus plumbum latus plumbum.

(IV) reducere strepitu a potentia copia
Dum virtute copiam providet industria ratio, etiam addit vocem virtutis copia. Reset linea interpellat lineam et alia potestate lineas microcontroller in circuitu sunt susceptibilis ad intercessiones ex externa strepitu. Fortis intercessiones virtute elit intrat per virtutem copia. Etiam in altilium-powered system, in altilium se habet summus frequency sonitus. Analog signum in Analog circinus etiam minus potuit sustinere intercessiones ex potentia copia.

(V) attendere ad altum frequency characteres of typis wiring boards et components
In casu de altum frequency, ducit, vias, resistors, capacitors, et distribuit inductance et capacitance de iungo in typis circuitu tabula non neglecta. Distribuit inductance capacititor non neglecta et distribui capacitatione inductor non neglecta. Resistentia producit reflexionem altus frequentia signo et distribui capacitatione plumbum erit ludere a munus. Longitudo maior 1/20 correspondentes intus sonitus frequency, Antennarum effectum producitur et voce emittitur per plumbum.

Via pertusum de typis circuitu tabula causa circa 0,6 pf of capacitance.
Et packaging materia in integrated circuitu se introducit II ~ 6pf capacitors.
A COPUS in Circuit tabula habet distribui inductance 520nh. Dual-in-line XXIV-pin integrated circuit Skewer introduces IV ~ 18nh distribui inductance.
His parvis distribution parametri neglegenda in hac linea humilis frequency microcontroller systems; SPECIALES operam esse solvit ad altus-celeritate systems.

(VI) et layout of components sit recte partita
In loco in components in typis circuitu tabula debet plene considerans quaestionem anti-electro intercessiones. Una ex principiis est quod ducit inter components esse ut brevis fieri potest. In layout, Analog signum pars, summus celeritate digital circuitu parte, et sonitus source pars (ut relationes, summus current switches, etc.) debet esse rationabiliter separata ad minimize signa inter eos.

G. Terra filum
In typis circuitu tabula, potentia linea et terra linea sunt maxime momenti. Maxime modum vincere electro intercessiones est ad terram.
Nam duplex tabulata, in terra filum layout maxime maxime. Per usum unius-punctum grounding, potentia copia et terram connectuntur ad typis circuitu tabula ab utroque virtute copia. In virtute copia habet unum contactus et terram habet unum contactus. In typis circuitu tabula, oportet esse multiple reditus terra filis, quod congregentur in contactum punctum reditus potentia copia, quae est ita dicitur unum-punctum grounding. Et ideo dicitur Analog terram, digital terra, et summus potentia fabrica terram scissionem refert ad separationem wiring, et tandem omnis convergunt ad hoc loco. Cum connectens cum signa alia quam typis circuitu tabulas, tuta cables plerumque solebat. Altus frequency et digital annuit, utraque fines tuta cable sunt. Unum finem tuta cable humilis frequency Analog annuit esse.
Circuitus sensitivo strepitu et intercessiones vel circuitus maxime summus frequency sonitus tuta metallum operimentum.

(VII) uti decoupling capacitors bene.
A bonus summus frequency decoupling capacitor potest removere summus frequency components ut alta ut 1GHz. Ceramic chip capacitors et multilayer Ceramic capacitors habent melius summus frequency characteres. Cum designing a typis circuitu tabula, decoupling capacitor sit addidit inter virtutem et terram cuiusque integrated circuitu. Decoupling Capacitor habet duas munera: De una manu, est industria repono capacititor ex integrated circuitu, quod praebet et absorbet prćcipiens et dimissis industria ad momentum et claudens et in integrated circuitu; SED CONTRA, Bypasses altus frequentia strepitu fabrica. Typicam decoupling Capacitor de 0.1uf in Digital Circuitus habet 5nh distribui inductance, et ejus parallel resonatur frequency est de 7MHz, quod significat quod est melius decoupling effectus ad strepitu super 40mhz. Vox est fere nulla effectus.

1uf, 10uf capacitors, in parallel resonatur frequency est supra 20mhz, ad effectum removere princeps frequency sonitus melius. Saepe utile est uti 1uf vel 10uf de-excelsum frequency Capacitor ubi potentiam intrat in typis tabula, etiam in altilium-Powered systems.
Omnis X pieces of integrated circuits postulo ut adde causam et missionem capacitor, aut dicitur repono capacitor, in magnitudine capacitor potest esse 10uf. Est optimum non uti electrolytic capacitors. Electrolytic capacitors sunt advolvit cum duobus layers of Pu amet. Hoc advolvit structuram acts ut inductance ad altum frequentiis. Est optimum ad bile capacitor vel polycarbonate capacitor.

Et delectu de decoupling capacitor valorem non est severus, potest esse rationem secundum C = I / F; Hoc est 0.1uf pro 10MHz, et ratio composito ex microcontroller, quod potest esse inter 0.1uf et 0.01uf.

III. Quidam experientia in reducendo sonitus et electro intercessiones.
(I) Minimum-celeritate eu potest adhiberi pro summus celeritate eu. Summus celeritas eu sunt in clavem loca.
(II) A resistor potest connexa in series ad redigendum est saltu rate superioris et inferioris marginibus de potestate circuitu.
(III) Conare providere aliquam speciem damping ad relationes, etc.
(IV) Usus infima frequency horologium quod occurrat ratio requisita.
(V) in horologium generans est ut proxima quam maxime ad fabrica, qui utitur ad horologium. Crusta in Victz crystal oscillator sit.
(VI) Claudunt horologium area cum in terra filum et custodiat horologium filum ut brevi fieri potest.
(VII) et ego / o expellam Circuit ut sit ut proxima fieri potest ad extremum in typis tabula, et relinquat in typis tabula quam primum. Signum intrantes typis tabula debet percolantur et signum a summo strepitu regio etiam percolantur. In eodem tempore, series terminatio resistores ad redigendum signum reflexionem.
(VIII) Inuteless finis MCD debet esse connexa ad altum, aut fundatur, aut definitur ut output finem. Finis integrated circuitu ut sit virtus copiam terram connexi et non relinqui natantis.
(IX) initus terminatio portae circuitus, quod non est in usu debet non relinquetur natantes. Positivum initus terminatio insolita operational amplior sit fundari et negativa initus terminum debet coniungi ad output terminum. (X) Typis tabulas ut experiri ut XLV-ovili lineas pro XC-ovili lineas ad redigendum externum emissionem et coopertum summus frequency annuit.
(XI) Et typis boards sunt partita secundum frequency et current switching characteres, et strepitus components et non-strepitu components esse longius seorsum.
(XII) Usus unum-punctum potentia et una-punctum grounding in unum et duplex panels. Power linea linea sit sicut densissima. Si oeconomia est amet, utere multilayer tabula ad redigendum capacitive inductance virtutis copia et terram.
(XIII) Custodite in horologium, bus et chip select signals a me / o lineas et iungo.
(XIV) Analog voltage input lineam et reference voltage terminum sit quantum fieri potest a digital circa signum lineam, praesertim horologium.
(XV) ad a / D cogitationes, in digital et analogus pars esset potius ut potius quam traditur super *.
(XVI) ad horologium linea perpendicularis ad I / O linea habet minus intercessiones quam parallela I / O linea et horologium pars paxillos longe a me / o funem.
(XVII) De component paxillos esse ut fieri potest, et decoupling capacitor paxillos esse ut brevis fieri potest.
(XVIII) clavem linea sit sicut densissima fieri potest et tutela humum addidit utrinque. Celeritatem linea brevi recta.
(XIX) lineae sensitivo ad strepitu ne parallela ad altus-current, summus celeritate switching lineas.
(XX) nolite iter itineris filis sub quartz cristallum aut sub strepitu, sensitive cogitationes.
(XXI) Nam infirma signum circuits, non formare current ansas circuitu humilis frequency circuitus.
(XXII) Noli formare a loop ad aliquem signum. Si necesse est, ut ad ansam area quam parvum.
(XXIII) unus decoupling capacitor per integrated circuitu. A parva summus frequentius bypass capacitor debet addi ad invicem electrolytic capacitor.
(XXIV) Tantalum capacitors aut capacitores capacitors aut capacitors capacitors aut capacitores capacitoribus ad causam et missionem industria repono capacitors. Cum per tubulosam capacitors, casus debet esse.

04
Protel vulgo usus brevis claves
Page in zoom apud mus ut centro
Page descendit zoom cum mus quod centro.
Domus Center in situ dictum a murem
Finis Renovare (Redraw)
* Switch inter summitatem et imo stratis
+ (-) switch iacuit per iacuit: "+" et "-" in oppositum
Q mm (millimeter) et Mil (t) unitas switch
Ave mensuras superiores inter duo puncta
E X edit X, X est recensere scopum, in codice est ut sequitur: (a) = arcus; (C) = component; (F) = satiata; (P) = Pad; (N) = network; (S) = character; (T) = filum; (V) Via =; (I) = connectens linea; (G) = repleti polygonum. Exempli gratia, cum vis ad recensere a component, torcular EC, muris apparebit «decem", click ad recensere
Edited components potest edidit.
P X loco x, x sit in collocatione scopum, in codice idem quod supra.
M X movet x, X movens target, (a), (c), (f), (s), (s), (t), ut supra, (i) = flip lectio parte; (O) Rotate in lectio parte; (M) = Movere in lectio parte; (R) = Rewiring.
S X Select X, X est lectus contentus, in codice est ut sequitur: (I) = internum regio; (O) = exterius area; (A) = omnes; (L) = omnes in iacuit; (K) = clausum parte; (N) = physica network; (C) = corporalis nexu linea; (H) = codex cum certa aperturae; (G) = Pad extra euismod. Exempli gratia, cum vis eligere omnes, torcular SA, omnes graphics lux ad indicant quod sunt electus, et vos can effingo, patet, et movere lectus files.