비아는 다층 PCB의 중요한 구성 요소 중 하나이며 드릴링 비용은 일반적으로 PCB 보드 비용의 30~40%를 차지합니다.간단히 말해서 PCB의 모든 구멍을 비아라고 부를 수 있습니다.
비아의 기본 개념:
기능의 관점에서 볼 때 비아는 두 가지 범주로 나눌 수 있습니다. 하나는 레이어 간의 전기적 연결로 사용되고 다른 하나는 장치의 고정 또는 위치 지정으로 사용됩니다.공정에서 이러한 구멍은 일반적으로 막힌 구멍, 매설 구멍 및 관통 구멍의 세 가지 범주로 나뉩니다.
막힌 구멍은 인쇄회로기판의 상면과 하면에 위치하며 표면 회로와 아래의 내부 회로를 연결하기 위해 일정한 깊이를 갖고 있으며, 구멍의 깊이는 일반적으로 일정 비율(개구수)을 넘지 않습니다.
매립홀은 인쇄회로기판의 내부층에 위치한 연결홀을 말하며, 기판 표면까지 확장되지 않습니다.위의 두 종류의 홀은 적층 전 스루홀 성형공정을 거쳐 완성된 회로기판의 내부층에 위치하며, 스루홀 형성 과정에서 여러 개의 내부층이 겹쳐질 수도 있다.
세 번째 유형은 관통 구멍이라고 하며 전체 회로 기판을 통과하여 내부 상호 연결을 달성하거나 구성 요소의 설치 위치 지정 구멍으로 사용할 수 있습니다.스루홀은 공정에서 달성하기가 더 쉽고 비용도 낮기 때문에 대부분의 인쇄 회로 기판에서는 다른 두 스루홀보다 스루홀을 사용합니다.특별한 지침이 없는 다음 구멍은 관통 구멍으로 간주됩니다.
설계 관점에서 볼 때 비아는 주로 두 부분으로 구성됩니다. 하나는 드릴링 구멍의 중앙이고 다른 하나는 드릴링 구멍 주변의 용접 패드 영역입니다.이 두 부분의 크기에 따라 비아의 크기가 결정됩니다.
분명히 고속, 고밀도 PCB 설계에서 설계자는 더 많은 배선 공간을 확보할 수 있도록 항상 구멍을 가능한 한 작게 원합니다. 또한 비아가 작을수록 자체 기생 커패시턴스가 더 작고 더 적합합니다. 고속 회로용.
그러나 비아 크기를 줄이면 비용도 증가하며 구멍 크기는 무한정 줄일 수 없으며 드릴링 및 전기 도금 기술에 의해 제한됩니다. 구멍이 작을수록 드릴링 시간이 길어지고 드릴링이 더 쉬워집니다. 중심에서 벗어나는 것입니다.구멍의 깊이가 구멍 직경의 6배를 초과하면 구멍 벽이 구리로 균일하게 도금될 수 있다는 것을 보장할 수 없습니다.
예를 들어, 일반 6층 PCB 보드의 두께(구멍 깊이)가 50Mil이라면 PCB 제조업체가 정상적인 조건에서 제공할 수 있는 최소 드릴링 직경은 8Mil에 불과합니다.레이저 드릴링 기술의 발전으로 드릴링 크기도 점점 더 작아질 수 있으며 구멍의 직경은 일반적으로 6Mils 이하이며 이를 마이크로홀이라고 합니다.
마이크로홀은 HDI(고밀도 상호 연결 구조) 설계에 자주 사용되며, 마이크로홀 기술을 사용하면 패드에 직접 구멍을 뚫을 수 있어 회로 성능이 크게 향상되고 배선 공간이 절약됩니다.비아는 전송선에서 임피던스 불연속성의 중단점으로 나타나 신호의 반사를 유발합니다.일반적으로 홀의 등가 임피던스는 전송 라인보다 약 12% 낮습니다. 예를 들어 50옴 전송 라인의 임피던스는 홀을 통과할 때 6옴만큼 감소합니다(특히 비아의 크기, 판 두께도 관련이 있으며 절대적인 감소는 아닙니다.)
그러나 임피던스 불연속성 비아로 인한 반사는 실제로 매우 작으며 반사 계수는 다음과 같습니다.
(44-50)/(44 + 50) = 0.06
비아에서 발생하는 문제는 기생 용량과 인덕턴스의 영향에 더 집중되어 있습니다.
Via의 기생 용량 및 인덕턴스
비아 자체에는 기생 표유 용량이 있습니다.적층된 층의 솔더 저항 영역의 직경을 D2, 솔더 패드의 직경을 D1, PCB 보드의 두께를 T, 기판의 유전율을 ε라고 하면 스루홀의 기생 용량 대략:
C=1.41εTD1/(D2-D1)
회로에 대한 기생 용량의 주요 효과는 신호의 상승 시간을 연장하고 회로 속도를 줄이는 것입니다.
예를 들어 두께가 50Mil인 PCB의 경우 비아 패드의 직경이 20Mil(드릴링 구멍의 직경은 10Mil)이고 솔더 저항 영역의 직경이 40Mil이라면 기생 용량을 대략적으로 계산할 수 있습니다. 위 공식에 의한 비아:
C=1.41x4.4x0.050x0.020/(0.040-0.020)=0.31pF
커패시턴스의 이 부분으로 인해 발생하는 상승 시간 변화의 양은 대략 다음과 같습니다.
T10-90=2.2C(Z0/2)=2.2x0.31x(50/2)=17.05ps
이러한 값을 보면 단일 비아의 기생 커패시턴스로 인한 상승 지연의 유용성은 그다지 명확하지 않지만 레이어 간 전환을 위해 라인에서 비아를 여러 번 사용하는 경우 여러 개의 홀이 사용된다는 것을 알 수 있습니다. 그리고 디자인은 신중하게 고려되어야 합니다.실제 설계에서는 홀과 구리 영역 사이의 거리를 늘리거나(Anti-pad) 패드의 직경을 줄이는 방법으로 기생 용량을 줄일 수 있습니다.
고속 디지털 회로 설계에서는 기생 인덕턴스로 인한 피해가 기생 커패시턴스의 영향보다 더 큰 경우가 많습니다.기생 직렬 인덕턴스는 바이패스 커패시터의 기여도를 약화시키고 전체 전력 시스템의 필터링 효율성을 약화시킵니다.
다음 실험식을 사용하여 스루홀 근사의 기생 인덕턴스를 간단히 계산할 수 있습니다.
L=5.08h[ln(4h/d)+1]
여기서 L은 비아의 인덕턴스, h는 비아의 길이, d는 중앙 구멍의 직경을 나타냅니다.공식을 통해 비아의 직경은 인덕턴스에 거의 영향을 미치지 않는 반면, 비아의 길이는 인덕턴스에 가장 큰 영향을 미친다는 것을 알 수 있습니다.위의 예를 사용하여 홀 외부 인덕턴스는 다음과 같이 계산할 수 있습니다.
L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH
신호의 상승 시간이 1ns인 경우 등가 임피던스 크기는 다음과 같습니다.
XL=πL/T10-90=3.19Ω
이러한 임피던스는 고주파 전류가 존재하는 경우 무시할 수 없습니다. 특히 바이패스 커패시터는 전원 레이어와 구성을 연결할 때 두 개의 홀을 통과해야 하므로 홀의 기생 인덕턴스가 배가됩니다.
비아를 어떻게 사용하나요?
위의 홀 기생 특성 분석을 통해 고속 PCB 설계에서는 단순해 보이는 홀이 회로 설계에 큰 부정적인 영향을 미치는 경우가 많다는 것을 알 수 있습니다.구멍의 기생 효과로 인한 부작용을 줄이기 위해 가능한 한 설계가 가능합니다.
비용과 신호 품질이라는 두 가지 측면에서 합리적인 비아 크기를 선택하십시오.필요한 경우 전원 공급 장치나 접지선 구멍 등 다양한 크기의 비아를 사용하는 것을 고려할 수 있으며, 임피던스를 줄이기 위해 더 큰 크기를 사용하는 것을 고려할 수 있으며, 신호 배선에는 더 작은 비아를 사용할 수 있습니다.물론 비아의 크기가 감소함에 따라 해당 비용도 증가합니다.
위에서 논의한 두 가지 공식은 더 얇은 PCB 보드를 사용하는 것이 비아의 두 가지 기생 매개변수를 줄이는 데 도움이 된다는 결론을 내릴 수 있습니다.
PCB 보드의 신호 배선은 가능한 한 변경하지 마십시오. 즉, 불필요한 비아를 사용하지 마십시오.
비아는 전원 공급 장치의 핀과 접지에 뚫어야 합니다.핀과 비아 사이의 리드가 짧을수록 좋습니다.등가 인덕턴스를 줄이기 위해 여러 개의 구멍을 병렬로 뚫을 수 있습니다.
신호에 가장 가까운 루프를 제공하려면 신호 변경의 관통 구멍 근처에 접지된 관통 구멍을 배치하십시오.PCB 보드에 여분의 접지 구멍을 배치할 수도 있습니다.
고밀도의 고속 PCB 보드의 경우 미세 구멍 사용을 고려할 수 있습니다.