ડિઝાઇનના દૃષ્ટિકોણથી, વાયા મુખ્યત્વે બે ભાગોથી બનેલું છે, એક ડ્રિલિંગ છિદ્રની મધ્યમાં છે, અને બીજો ડ્રિલિંગ છિદ્રની આસપાસ વેલ્ડિંગ પેડ વિસ્તાર છે.આ બે ભાગોનું કદ વાયાનું કદ નક્કી કરે છે.

દેખીતી રીતે, હાઇ-સ્પીડ, હાઇ-ડેન્સિટી પીસીબી ડિઝાઇનમાં, ડિઝાઇનર્સ હંમેશા શક્ય તેટલું નાનું છિદ્ર ઇચ્છે છે, જેથી વધુ વાયરિંગ જગ્યા છોડી શકાય, વધુમાં, વાયા જેટલી નાની, તેની પોતાની પરોપજીવી કેપેસીટન્સ નાની, વધુ યોગ્ય હોય છે. હાઇ-સ્પીડ સર્કિટ માટે.

જો કે, વાયાના કદના ઘટાડાથી ખર્ચમાં પણ વધારો થાય છે, અને છિદ્રનું કદ અનિશ્ચિત સમય માટે ઘટાડી શકાતું નથી, તે ડ્રિલિંગ અને ઇલેક્ટ્રોપ્લેટિંગ તકનીક દ્વારા મર્યાદિત છે: છિદ્ર જેટલું નાનું છે, ડ્રિલિંગ જેટલું લાંબું લે છે, તેટલું સરળ કેન્દ્રમાંથી વિચલિત થવું છે;જ્યારે છિદ્રની ઊંડાઈ છિદ્રના વ્યાસ કરતાં 6 ગણા કરતાં વધુ હોય છે, ત્યારે તે ખાતરી કરવી અશક્ય છે કે છિદ્રની દિવાલ એકસરખી રીતે તાંબાથી પ્લેટેડ થઈ શકે છે.

ઉદાહરણ તરીકે, જો સામાન્ય 6-સ્તર PCB બોર્ડની જાડાઈ (છિદ્રની ઊંડાઈ દ્વારા) 50Mil હોય, તો PCB ઉત્પાદકો સામાન્ય સ્થિતિમાં પ્રદાન કરી શકે તે ન્યૂનતમ ડ્રિલિંગ વ્યાસ માત્ર 8Mil સુધી પહોંચી શકે છે.લેસર ડ્રિલિંગ ટેક્નોલોજીના વિકાસ સાથે, ડ્રિલિંગનું કદ પણ નાનું અને નાનું હોઈ શકે છે, અને છિદ્રનો વ્યાસ સામાન્ય રીતે 6Mils કરતા ઓછો અથવા બરાબર હોય છે, અમને માઇક્રોહોલ કહેવામાં આવે છે.

માઇક્રોહોલનો ઉપયોગ ઘણીવાર HDI (ઉચ્ચ ઘનતા ઇન્ટરકનેક્ટ સ્ટ્રક્ચર) ડિઝાઇનમાં થાય છે, અને માઇક્રોહોલ ટેક્નોલોજી પેડ પર સીધા છિદ્રને ડ્રિલ કરવાની મંજૂરી આપી શકે છે, જે સર્કિટની કામગીરીમાં ઘણો સુધારો કરે છે અને વાયરિંગની જગ્યા બચાવે છે.વાયા ટ્રાન્સમિશન લાઇન પર અવબાધ બંધ થવાના બ્રેકપોઇન્ટ તરીકે દેખાય છે, જેના કારણે સિગ્નલનું પ્રતિબિંબ પડે છે.સામાન્ય રીતે, છિદ્રની સમકક્ષ અવબાધ ટ્રાન્સમિશન લાઇન કરતાં લગભગ 12% નીચી હોય છે, ઉદાહરણ તરીકે, 50 ઓહ્મ ટ્રાન્સમિશન લાઇનની અવબાધ જ્યારે છિદ્રમાંથી પસાર થાય છે ત્યારે તે 6 ઓહ્મથી ઘટશે (ખાસ કરીને અને વાયાનું કદ, પ્લેટની જાડાઈ પણ સંબંધિત છે, સંપૂર્ણ ઘટાડો નહીં).

જો કે, વાસ્તવમાં અવબાધની અસંતુલિતતાને કારણે થતું પ્રતિબિંબ ખૂબ જ નાનું છે, અને તેનું પ્રતિબિંબ ગુણાંક માત્ર છે:

(44-50)/(44 + 50) = 0.06

વાયાથી ઉદ્ભવતી સમસ્યાઓ પરોપજીવી કેપેસીટન્સ અને ઇન્ડક્ટન્સની અસરો પર વધુ કેન્દ્રિત છે.

વાયાની પરોપજીવી કેપેસિટીન્સ અને ઇન્ડક્ટન્સ

વાયામાં જ પરોપજીવી સ્ટ્રે કેપેસીટીન્સ છે.જો નાખેલા સ્તર પર સોલ્ડર રેઝિસ્ટન્સ ઝોનનો વ્યાસ D2 છે, સોલ્ડર પેડનો વ્યાસ D1 છે, PCB બોર્ડની જાડાઈ T છે, અને સબસ્ટ્રેટનો ડાઇલેક્ટ્રિક કોન્સ્ટન્ટ ε છે, થ્રુ હોલની પરોપજીવી કેપેસિટીન્સ આશરે છે:
C=1.41εTD1/(D2-D1)
સર્કિટ પર પરોપજીવી કેપેસીટન્સની મુખ્ય અસર સિગ્નલના ઉદય સમયને લંબાવવી અને સર્કિટની ઝડપને ઘટાડવાની છે.

ઉદાહરણ તરીકે, 50Mil ની જાડાઈ ધરાવતા PCB માટે, જો વાયા પેડનો વ્યાસ 20Mil છે (ડ્રિલિંગ છિદ્રનો વ્યાસ 10Mil છે) અને સોલ્ડર રેઝિસ્ટન્સ ઝોનનો વ્યાસ 40Mil છે, તો આપણે પરોપજીવી કેપેસીટન્સનો અંદાજ લગાવી શકીએ છીએ. ઉપરોક્ત સૂત્ર દ્વારા:

C=1.41x4.4x0.050x0.020/(0.040-0.020)=0.31pF

કેપેસિટેન્સના આ ભાગને કારણે ઉદય સમયના ફેરફારની માત્રા આશરે છે:

T10-90=2.2C(Z0/2)=2.2x0.31x(50/2)=17.05ps

આ મૂલ્યો પરથી જોઈ શકાય છે કે સિંગલ વાયાના પરોપજીવી કેપેસિટેન્સને કારણે થતા ઉદય વિલંબની ઉપયોગિતા બહુ સ્પષ્ટ નથી, જો સ્તરો વચ્ચે સ્વિચ કરવા માટે લાઇનમાં ઘણી વખત વાયાનો ઉપયોગ કરવામાં આવે, તો બહુવિધ છિદ્રોનો ઉપયોગ કરવામાં આવશે, અને ડિઝાઇન કાળજીપૂર્વક ધ્યાનમાં લેવી જોઈએ.વાસ્તવિક ડિઝાઇનમાં, છિદ્ર અને તાંબાના વિસ્તાર (એન્ટી-પેડ) વચ્ચેનું અંતર વધારીને અથવા પેડનો વ્યાસ ઘટાડીને પરોપજીવી કેપેસીટન્સ ઘટાડી શકાય છે.